台積電的先進封裝演進史

傳統封裝

晶片之間封裝的金屬間距（Metal Pitch）卻停留在1 10um，已經20年沒有進步。何為金屬間距？一般我們拿到手的晶片（如CPU），其實是一個完整的晶片模組。嚴格意義上的晶片，是從晶圓上切割下來的裸片（Die）。

按照傳統封裝的步驟，需要將這些裸片放到基板（Sustrate）上，引出管腳及引線，再將其固定、封裝進一個外殼中，才能應用於實際的電路中。

先進封裝不是一個新概念，追溯歷史，2000年是先進封裝的轉捩點。從這一年開始，封裝從傳統的引線接合、倒裝晶片方式，轉向「晶圓級封裝」。早在2008年，台積電便成立整合互連與封裝技術整合部門（IIPD）入局先進封裝。

台積電的先進封裝史

蔣尚義的遠見

2005年，伴隨晶片製程邁入65奈米大關，台積電在全球片代工市場中拿下了50%的份額，身後的競爭者似乎只剩下了苦苦追趕的三星，感覺大勢已定的張忠謀宣布卸任執行長，退居二線，但時任台積電技術總裁蔣尚義卻在思考一個問題。

蔣尚義思考的金屬間距，其實就是引線的間距，比如CPU和記憶體間交換資料，就是依靠這些引線。理論上來說，引線數量越多，不同晶片間的連接效率就越高，整體性能也就越好。但由於引線是金屬材質，一旦密度提升，功耗和發熱也會越高。

在這個背景下，蔣尚義構想了一個大膽的方案：與其冒險增加引線的密度，不如把兩塊晶晶片封裝在一個矽片上，由於物理距離更近，電信號傳輸中的延遲問題得到改善，金屬材質帶來的弊病也迎刃而解。從「先封在拼」轉變為「先拼在封」，前者如今被歸類為傳統封裝，後者則是近幾年大熱的概念───「先進封裝」。

問題出現

摩爾定律每隔18-24個月，晶片上可容納晶體管數量翻一倍。幾十年裡，半導體產業遵照摩爾定律快速發展，從130奈米到90奈米，從65奈米到40奈米，彷彿遊戲過關一樣順暢。

對於代工廠來說，相比晶片製程帶來的性能提升，重金投入先進封裝帶來的性能進步，實在是性價比過低。加上蔣尚義在2006年就跟隨張忠謀一起退休，先進封裝方案並沒有付諸實施。

但到了2009年，業內上下開始攻克28奈米製程，工程師們才意識到了問題的嚴重性：晶體管單位製造成本不降反升，製程升級提升性能的性價比開始降低。換句話說，摩爾定律正在失效。

開始研發先進封裝

2009 年，張忠謀回任執行長，並請回了已經退休的蔣尚義。28奈米製程，是摩爾定律死亡倒計時的開始，也是台積電先進封裝的起點。2009年，在張忠謀的首肯下，蔣尚義帶著1億美元的設備投資金和400多人的工程師團隊，開始了先進封裝技術的研發。

當時引起關注的「扇出型晶圓級封裝」，英特爾、三星分列專利數第二、三位，台積電甚至沒進前十名。

台積電的首個先進封裝技術CoWoS，便是在這種氛圍下誕生的。CoWoS由CoW和oS組合而來：CoW表示Chip on Wafer，指裸片在晶圓上被拼裝的過程，oS表示on Substrate，指在基板上被封裝的過程——這也是蔣尚義在2006年提出的構想。

第一張訂單

與其他類似的技術相比，台積電CoWoS的突出優勢體現在連接裸片的方式：
裝載裸片的晶圓被台積電稱為矽中介層，在矽中介層中，台積電使用微凸塊（ubmps）、重新佈線（RDL）等技術，代替了傳統引線鍵合用於裸片間連接，大大提高了互聯密度以及數據傳輸頻寬。

然而，初生的CoWoS一度處境尷尬。2011年，台積電得到FPGA大廠賽靈思訂單，憑藉CoWoS以及共同開發的矽通孔（TSV）等技術，成功將4個28奈米FPGA晶片拼接在一起，推出了史上最大的FPGA晶片。但這也是整個201 1年，台積電先進封裝項目組收到的唯一的訂單。

但CoWoS太貴了

輝達由於GPU計算時需要頻繁與內存通信，獲取和存儲數據，對延遲的容忍度更低，對帶寬需求也更高。沒想到輝達意興闌珊。高通向蔣尚義表示：CoWoS太貴了。

「我只願意為這個技術花費1美分/平方毫米。」帶著這句話，蔣尚義找到余振華，得到CoWoS目前的價格在7美分/平方毫米的回答，確認了這6倍的差距便是客戶猶豫的原因。

InFO出現了

如此大的成本差距，勢必無法短時間內通過技術消弭。台積電決定給CoWoS做「減法」，開發廉價版的CoWoS技術。製造、封裝經驗豐富的余振華，很快交出了替代方案─── InFO。

CoWoS 技術之所以費錢，主要是由於矽中介層，其本質就是一片矽晶圓，還要在中間佈線做連接，自然成本高昂。而InFO把矽中介層換成了其他材料，犧牲了連接密度，卻換來了成本的大幅下降。

開始被客戶接受

蘋果率先採用

三星還憑藉獨家PoP封裝技術，將內存晶片直接堆疊在SoC上方，從而大大減小了晶片面積，贏得了蘋果自研移動SoC───A系列的超級大單。

三星手機正在全球市場攻城略地，成為了蘋果最大的競爭對手。2013年前後，蘋果一
邊和三星打官司，一邊把晶片訂單給了台積電。在此背景下，縮小晶片效果和性價比都超越PoP封裝的InFO，成為了台積電「被扶正」的轉機。2016 年，搭載蘋果最新A10 移動SoC 的iPhone 7 上市，全部由台積電代工。

成為高效晶片的主流

有了蘋果先行先試，曾因為價格問題遲疑不定的晶片大廠們終於放心大膽地上了車，大客戶競相採用，輝達、AMD、谷歌，甚至競爭對手英特爾，都在自家高性能晶片上用上了CoWoS封裝。

2023年，AI晶片水漲船高，輝達GPU對CoWoS的需求從年初預估的3萬片暴漲至4.5萬片，不得不提前加單。

台積電的CoWoS

從無到有

2011年，台積電開發了第一代CoWoS封裝技術，這是最初的起源。當時，CoWoS 使用矽（Si）基板作為中間基板（中介層），將多個晶片整合在一個封裝體內，實現了更高的互連密度和更好的性能。

之後，CoWoS封裝不斷改進發展。現在CoWoS是一種2.5D的整合生產技術，由CoW和WoS組合而來：CoW就是將晶片堆疊在晶圓上（Chip-on-Wafer），而WoS就是基板上的晶圓（Wafer-on- Substrate），整合成CoWoS。

三種類型的CoWoS封裝技術

根據不同的中介層，台積電將CoWoS封裝技術分為了三類：第一類，CoWoS-S，使用Si基板作為中介層；第二類CoWoS-R，使用重新佈線層（RDL）作為中介層；第三類CoWoS-L，使用小晶片（Chiplet）和RDL作為中介層。

未來的路線

在最新的演講中，台積電高效能封裝整合處處長侯上勇表示，作為能滿足所有條件的最佳解決方案，台積電的先進封裝重點會從CoWoS-S 逐步轉移至CoWoS-L，並稱CoWoS-L是未來藍圖關鍵技術。

侯上勇認為，由於頂部晶片（Top Die）成本非常高，CoWoS-L 是比CoWoS-R、CoWoS-S 更能滿足所有條件的最佳解決方案，且因為具有靈活性，可在其中介層實現異質整合，會有其專精的尺寸與功能。 CoWoS-L 可相容於各式各樣的高效能頂級晶片，例如先進邏輯、SoIC 和HBM。

瘋狂擴廠

現有和未來規劃中的廠區

目前除了積極進行一般性晶元廠的全球擴廠外，其實最近幾年，台積電也將廠區的擴展延至半導體封裝的領域。這一部份的詳情，和台積電現有廠和未來規劃中的廠區列表，生迒重心，正式落成啟用時程等細節，請參見我的另一篇貼文的內容：《台積電目前和未來共有多少晶圓廠和封裝測試廠？》

作者: Andy Lin

Stock Investment Books Published English Blog English Simple Bio English Website Facebook Twitter Account LinkedIn Account 股票投資著作書籍中文部落格中文簡歷中文網站臉書推特帳號領英帳號檢視「Andy Lin」的全部文章